En una primicia mundial, los investigadores de la Universidad de Tohoku han desarrollado con éxito una tecnología para apilar las uniones de túnel magnético MTJ directamente en el acceso de interconexión vertical vía sin dañar sus características eléctricas / magnéticas. La vía en un diseño de circuito integradoes una pequeña abertura que permite una conexión conductiva entre las diferentes capas de un dispositivo semiconductor.
Este nuevo descubrimiento será particularmente significativo para reducir el área del chip de la memoria de acceso aleatorio magnético de par de transferencia de giro STT-MRAM, haciendo que su comercialización sea más práctica.
El equipo dirigido por el Profesor Tetsuo Endoh, Director del Centro de Sistemas Electrónicos Integrados Innovadores CIES, se enfocó en reducir el área de celdas de memoria de STT-MRAM para reducir los costos de fabricación, haciéndolos competitivos con memorias de semiconductores convencionales como dinámicasmemoria de acceso aleatorio DRAM.
Debido a que los MTJ usan propiedades magnéticas, la calidad de la superficie entre el MTJ y su electrodo inferior es importante. Si el área de la superficie no es lisa, las características eléctricas / magnéticas del MTJ se degradarán. Por esta razón, colocar un MTJ directamenteen los agujeros de paso en STT-MRAM se ha evitado hasta ahora, aunque aumenta el tamaño de la celda de memoria.
El grupo de Endoh ha abordado el problema mediante el desarrollo de una tecnología especial de proceso de pulido para evitar cualquier interferencia entre el MTJ y su electrodo inferior. La eficacia de la tecnología se verificó con éxito mediante un experimento que utiliza chips de prueba MTJ individuales.
Para probar aún más el éxito de este desarrollo, se ha diseñado un chip de prueba STT-MRAM de 2 Mbit que integra la nueva tecnología para verificar el espacio necesario para los circuitos integrados; esto incluye más de 1 millón de MTJ.
"Este chip de prueba no solo muestra una mejora del 70% en su rendimiento de bits de memoria en comparación con STT-MRAM estándar, sino que su área de celda de memoria se reduce en un 30%", dice Endoh. "Será muy eficaz para reducir elárea de chips de MRAM "
CIES desarrolla tecnologías de materiales, procesos, circuitos y pruebas en sistemas electrónicos integrados. El objetivo principal del centro es desarrollar tecnologías de alto rendimiento y bajo consumo de energía para una sociedad con mayor eficiencia energética.
Los resultados de esta investigación se presentaron en el IEEE International Memory Workshop en Francia el 16 de mayo de 2016.
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Materiales proporcionado por Universidad de Tohoku . Nota: El contenido puede ser editado por estilo y longitud.
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